dc综合的时候出现报错

xunbohu

我在跑dc综合的时候出现了下面的报错：

Compiling source file /xx/xx/xx.v
Error: /xx/xx/xx.v:1 Syntax error at or near token'module'.(VER-294)


这个错误很奇怪，无论我如何去改，甚至我即便把v文件中的module完全替换掉，换成一个非常简单的或门，它依然会报同样的错误。
修改module名字和v文件名字也没有用。

我提出的这个情况可能没有指出问题的根本，所以想问一下各位经验丰富的大佬，这种报错一般会是什么原因导致的？

逻辑飞雾

那可能是你少了某个begin或者end或者分号，然后开始乱报错了

daodaier

前一个文件、后一个文件，都check一下

dfhb8721

这个 Syntax error 通常发生于 Verilog/SystemVerilog 程式码编译时，表示解析器在第 1 行或 module 关键字附近遇到了语法错误，Check一下你的代码吧，是否少了分号或多了什么?