数字供电 LDO 相位裕度问题

sfrs168

大佬们，目前我在做一个给数字模块供电的 LDO，要求不高，输出 1.1V。
目前遇到了关于 Phase Margin 的问题，这个 LDO 借的负载会在 100MHz 开关引起的电流跳变，电流不超过 20mA，时间就是 10ns，脉冲上升时间差不多就 200ps，这种速度的跳变，overshoot 和 undershoot 都非常大，因为这个做电源用，所以输出端可以接 decap，可以控制这个大小，我试了试，200pF 就够用了，但是此时系统的相位裕度大幅减少，我的补偿是密勒补偿，就需要加大电容配合消零电阻来进行补偿，这个必须要补偿到 60° 往上吗？仿真结果来看，相位裕度二十几的时候也没啥问题，小弟有点恍惚了，搞不明白
图一是负载跳变脉冲
图二是 LDO 的结构图，其实就是基本结构。


谢谢大家！

zhanweisu33

传统结构几乎无法解决overshoot 和 undershoot问题，可以用FVF结构或者多环结构

peterlin2010

1. add r_esr

2. R1 shunt cap


3. use other topology

metotj

60°不是必须得，tran 稳定就好