【求助】SAR ADC开关设计导致ENOB严重降低的问题

Konata_Lin · 发表于 2024-8-20 17:13:30

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本帖最后由 Konata_Lin 于 2024-8-20 17:14 编辑

我在设计一款70M 8bit的sar adc时，遇到enob比较低的情况

我把连接到vref的传输门用理想开关替代后，如图的开关，enob上升到8.0bit(理想值)，但是

传输门不知道该如何设计了，偏大偏小似乎都不怎么好了，请求高人指点！

merenguelee · 发表于 2024-8-20 17:20:44

感觉settle时间不太够哇，有算过吗？可以把传输门的导通电阻赋值给理想开关试试

Konata_Lin · 发表于 2024-8-20 17:21:48

merenguelee 发表于 2024-8-20 17:20
感觉settle时间不太够哇，有算过吗？可以把传输门的导通电阻赋值给理想开关试试 ...

感谢，我正在尝试

Konata_Lin · 发表于 2024-8-20 17:35:12

merenguelee 发表于 2024-8-20 17:20
感觉settle时间不太够哇，有算过吗？可以把传输门的导通电阻赋值给理想开关试试 ...

导通电阻赋值之后enob从8掉到了6.8，感觉可能还有一部分是寄生电容的问题

那我该如何设计这个传输门呢？大了寄生电容反而会大导致enob降低，有点不知所措了。。

merenguelee · 发表于 2024-8-20 17:47:42

Konata_Lin 发表于 2024-8-20 17:35
导通电阻赋值之后enob从8掉到了6.8，感觉可能还有一部分是寄生电容的问题

那我该如何设计这个传输门呢？ ...

最主要的话就是导通电阻了；针对于电容或者说charge injection的话，你有用bottom plate sampling吗

Konata_Lin · 发表于 2024-8-20 17:52:59

merenguelee 发表于 2024-8-20 17:47
最主要的话就是导通电阻了；针对于电容或者说charge injection的话，你有用bottom plate sampling吗 ...

用的是下极板采样，但是当开关管子尺寸过大，enob也会莫名下降

Luke_G · 发表于 2024-8-20 19:12:39

高速的话，开关阵列管子的结电容也不能忽略。而且尺寸太大驱动也是个问题；

Konata_Lin · 发表于 2024-8-20 19:45:39

Luke_G 发表于 2024-8-20 19:12
高速的话，开关阵列管子的结电容也不能忽略。而且尺寸太大驱动也是个问题； ...

发现确实是这个问题，已经解决，感谢!

13875651332 · 发表于 2024-10-25 10:07:54

merenguelee 发表于 2024-8-20 17:20
感觉settle时间不太够哇，有算过吗？可以把传输门的导通电阻赋值给理想开关试试 ...

请问开关导通电阻应该设计多大才合适呢

神仙鱼 · 发表于 2024-10-25 21:32:45

13875651332 发表于 2024-10-25 10:07
请问开关导通电阻应该设计多大才合适呢

看你的settle时间，可以加冗余位缓解

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