除了直接例化库里面的ICG之外rtl怎么写才能被工具综合成ICG？

sktwo

在网上看到这两种写法

(1)

module cell_clock_gating(
       input  TE,
       input  E,
       input  CP,
       output Q
       );


//assign Q=E?CP:TE;


wire E_or=E|TE;
reg E_lat;


always @(CP or E_or)
begin
         if(!CP)
          E_lat<=E_or;
end

assign Q=E_lat?CP:E_or;




endmodule



(2)

module  cell_clock_gating
(
    input                   TE,
    input                   EN,
    input                   CP,
    output                  Q
);
    reg     qd;
    wire    en;
    assign  en = TE | EN;

    always  @(negedge   CP)
            qd  <= en;

    assign  Q   =  CP & qd;
endmodule

这两个module在综合时都能被识别为ICG吗求教

温柔阴影

这种写好实现的cg会被识别为latch，虽然实现了cg的功能但不是icg，所以timing path 会切断。只要rtl中flop上有enable，会自动插入icg。