求助SAR ADC 分段式DAC设计中遇到一个问题

alexdd

                               
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在这个结构中 ADC在sample时 Q=(VI-VCM)*Ctotal
                          在bit trial时 Q=(Vr-Vo)*Ctotal
根据电荷守恒:  (VI-VCM)*Ctotal = (Vr-Vo)*Ctotal
                       Vo=VCM+Vr-VI
比如VCM=0.5V,Vr=1v时
                       Vo=1.5V-VI
这样会导致 比较器的输入端 也就是Vo值有可能会大于1V，使得1V工作的比较器无法正常比较。
要解决这个问题，我有两种思路：
1.Vref设计成600mV（小于1V）
2.采样时电容上极板接地 而不接VCM

请大佬帮我看看解题思路是否正确？
还有这个结构是否真的是出现了这种DAC_out 过冲的现象？还有设计中是咋解决的？