不加时序约束的综合和加时序约束的综合面积应该差多少？？

scutlee · 发表于 2024-5-23 09:53:13

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不加时序约束的综合和加时序约束的综合面积应该差多少？？相差多少才算合理？？？

OsrisGZY · 发表于 2024-5-23 11:28:13

这取决于芯片面积，IO pin的数量以及约束松紧程度，没法给出准确范围。比如，芯片只有时钟，复位，简单通信接口，而标注单元占了比如1kw面积，那这种情况，接口约束只要不是太离谱，综合面积就不会有大的差距。

jinfeier · 发表于 2024-5-24 09:09:56

你们都会先综合一遍未加时序约束的吗

rvisk · 发表于 2024-5-28 09:03:15

没有合理不合理的说法

scutlee · 发表于 2024-5-28 16:05:52

rvisk 发表于 2024-5-28 09:03
没有合理不合理的说法

如果相差太多说明代码写的不怎么样

[讨论] 不加时序约束的综合和加时序约束的综合面积应该差多少？？