求助：pex提参如何保留电路模块的设计层次？

JamRay · 发表于 2024-5-6 21:24:40

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顶层电路原理图包含多个子模块，但是版图并不是按照子模块独立画的，请问怎么设置可以使calibre pex提参后产生的网表不被展平打散，依然包含子模块的划分？

wh1214557781 · 发表于 2024-5-6 21:33:46

蹲一个大佬回答，学习一下。貌似顶层提参做不到

이지은 · 发表于 2024-5-7 09:26:15

似乎做不到，要不每次电路简单的放cap都需要考虑放里面还是外面

JamRay · 发表于 2024-5-7 14:42:41

이지은 发表于 2024-5-7 09:26
似乎做不到，要不每次电路简单的放cap都需要考虑放里面还是外面

好的感谢！

chuchuang · 发表于 2024-5-7 15:06:26

如果只是想看电路上寄生了多少电阻电容用qrc反标回去看就可以

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