假如芯片只有一个PLL，又要做clock gate

scutlee · 发表于 2024-4-15 09:46:57

您需要登录才可以下载或查看，没有账号？注册

x

那么clock gate应该做在PLL的输入端还是输出端？？？？？？？？

zsftm · 发表于 2024-4-15 10:52:46

如果你要关全部时钟，时间又来得及，那就关pll

mismatch24 · 发表于 2024-4-15 10:55:39

看你需求啊，你需求描述不清晰

scutlee · 发表于 2024-4-15 13:36:54

mismatch24 发表于 2024-4-15 10:55
看你需求啊，你需求描述不清晰

有什么区别嘛

EEDong · 发表于 2024-4-15 15:30:29

scutlee 发表于 2024-4-15 13:36
有什么区别嘛

如果放在PLL前面，那clock gate关闭时，PLL也可以省一部分功耗。如果放在PLL后面，clock gate关闭后，PLL仍然在随着输入时钟不停翻转。

binnq · 发表于 2024-4-23 17:50:17

感谢

scutlee · 发表于 2024-4-24 09:28:46

EEDong 发表于 2024-4-15 15:30
如果放在PLL前面，那clock gate关闭时，PLL也可以省一部分功耗。如果放在PLL后面，clock gate关闭后，PLL ...

还有一些启动的时间把

[讨论] 假如芯片只有一个PLL，又要做clock gate