Layout在同一层不同区域所使用的格点不同

VicWang

现在在准备layout，有些问题想请教一下：



layout out绘制的时候，Core区的格点定义为0.005，SRAM为0.001.

如果是因为SRAM尺寸更小的情况，为何不能把Core区兼容过来，既二者都使用0.001的格点？？？

Core区使用0.005的格点是有什么特殊考量吗？譬如画图效率和mask制备精度？

谢谢！

模拟后端的小白

大概率是两个不同时间，或者不同组完成的版图，开始没有定义好格点。小格点是兼容大格点的，这个图没有问题，只是不规范，如果两个版图取值不倍数就有问题了，

ljh065216

同节点的rulesram的rule chek都比core宽松，min space做的更小；core更加严格

VicWang

模拟后端的小白 发表于 2024-4-2 15:41
大概率是两个不同时间，或者不同组完成的版图，开始没有定义好格点。小格点是兼容大格点的，这个图没有问题 ...

抱歉，应该是我之前没有把问题描述清楚。

我这面遇到的情况是，GDR中规定Core区用的格点是5，SRAM用的格点是1。
想知道这样区分定义，有什么好处？

VicWang

ljh065216 发表于 2024-4-2 16:14
同节点的rulesram的rule chek都比core宽松，min space做的更小；core更加严格

Core和SRAM会用不同的DRC去check
但是可以同时定义Core和SRAM都用格点1来layout，不分开来定义（core格点5，SRAM格点1）也行的吧

andyfan

就是PIE搓，UMC就干这种搓事；T就没这个问题。


用0.005是有好处的，比如55/40/28，其实版图到硅片是有90%的SHRINK，而MASK本身是有精度的，0.005缩90%，可以卡在MASK的精度上。而0.001的话，要么提升MASK的精度，增加成本；要么SHRINK后，在MASK上抓不到最小格点，还没正式生产，就已经造成了器件的MISMATCH。

模拟后端的小白

VicWang 发表于 2024-4-3 08:37
Core和SRAM会用不同的DRC去check
但是可以同时定义Core和SRAM都用格点1来layout，不分开来定义（core格点 ...

DRC只是检查最小的格点满不满足。它又不检查你格点不同，

rain_0

主要是方便custom layout的，grid设置的越大就越容易手工绘制版图。一般来说，大部分28nm~180nm的grid默认都是0.005um，这个是工艺上的要求，你可以根据实际情况变大让layout更方便（变小则需要向fab确认）。

sram或者flash的核心core这类比较特别，一般都是特殊制作的，和一般的layout不一样，所以grid可能会更小，但不是普遍现象。

如果一般的layout也使用更小的grid，从兼容上来看可能没什么，但会使手工绘制更花时间。