使用NC-Veirilog仿数模混合电路

时间在走人在变

大佬们好！
最近在用NC-Verilog仿真一个数模混合电路，其中的模拟模块十分简单，已经仿真通过了。但是数字模块是用Verilog代码综合而出的，在该模块中已经存在了functional，于是我直接打开顶层开始仿真了：
第一步成功生成网表，也确确实实把这个数字模块识别成了functional而不是schematic

第二步点击“Simulate”开始仿真，结果就开始疯狂报错，大概报了上百个错（如图，我只截了一部分），全都是来源于这个数字模块的functional。

我点开这个functional一看，发现里面用的全是门级描述以及例化语句，而不是行为级描述，我感觉这个functional毕竟是自动生成的，应该不会有语法错误，所以想请教下各位，是不是我在Simulate前少了哪一步呀

Ecooq

楼主解决了吗