Calibre LVS stamping layer求助

recentcabbage

画的带guard ring的反相器，中间LVS extration result报错：
Conflicting connections STAMPing layer sub:2 by layer psub in cell inv

没看懂这段是什么意思，也不清楚怎么定位到layout上有问题的位置，后来用排除法找到是和PMOS外guard ring上朝向NMOS那一侧的NWELL有关，如下图所示把NWELL去掉就通过LVS ERC了：


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1. 请问这个错误是什么意思？
2. LVC 报的错误如何像DRC那样直接定位到layout？



以及顺便问下
3. 我的PMOS不加integreted 的body（source左边那一列DIFF）就不能过DRC的LATCH up, 但我看别人似乎都没加body，这又是什么情况？

fengrlove

nwell没有全包上pmos吧？

recentcabbage

fengrlove 发表于 2024-3-23 17:08
nwell没有全包上pmos吧？

PMOS自带了一圈白框应该就是NWELL吧？而且出问题的那个NWELL原本是用来包guard ring DIFF的

fengrlove

recentcabbage 发表于 2024-3-23 21:56
PMOS自带了一圈白框应该就是NWELL吧？而且出问题的那个NWELL原本是用来包guard ring DIFF的
...

你跑下drc就知道了，整个pmos的nwell和环pmos的ring的nwell是一片的

tea_whz

1. 你的nwell不是一片，是外围一个环包着里面pmos的nwell，但是两个nwell之间没有接触。这样两个nwell实际是互相独立开的，如果你里面pmos的body取消的话那么pmos的nwell就浮空了，当然会报latch up的错
2. 很多工艺里面如果nwell围成环，那么环内和环外的psub会认成独立隔开的psub（只是验证工具会认为隔开，物理上实际是接在一起的），你画的图里面nwell环和pmos的nwell之间就被隔成了独立并且浮空的psub，所以会报stamp的错误

recentcabbage

tea_whz 发表于 2024-3-24 09:32
1. 你的nwell不是一片，是外围一个环包着里面pmos的nwell，但是两个nwell之间没有接触。这样两个nwell实际 ...

多谢，明白原因了；

我现在的解决办法是画一个大的NWELL把guardring NWELL内的psub全部包起来，这样DRC和LVS都全pass，但是版图里面PMOS的DRAIN端开始闪黄叉。。
只要画一个包住PMOS自带NWEL的大NWELL，就会闪DRAIN黄叉，麻烦再请教下这个又是哪里出问题了？

wu1212

显黄叉应该是你的PMOS的DRAIN端定义的接线名字和NWEL的名字不一样，但是你是接一起的，所以显示黄叉