求助关于自举开关的设计问题

major948

我自己尝试做了个自举开关，上面是我的设计原理图，但是不知道这些管子的宽长比应该怎么取，最后仿真出来的结果很差，还有突然跳起来的尖峰，想请问一下大家，应该怎么设计自举开关呢？

david_reg

1. 这种自举开关一般只用一个nsw (M5), 很少再加一个psw(M4); 因为这样psw导通电阻会随输入信号变化, 增加后反而可能降低了开关导通电阻的线性度.
2. 尖峰可能是因为在没有负载电容下开关的时钟馈通效应比较明显产生, 可以试试在开关的右边增加一个实际的负载电容再看看.

david_reg

you can refer to this paper for the design constraint of bootstrap switch
[1] B. Razavi, ‘The Design of a Bootstrapped Sampling Circuit ’, IEEE Solid-State Circuits Magazine, vol. 13, no. 1, pp. 7–12, winter 2021, doi: 10.1109/MSSC.2020.3036143.
https://bbs.eetop.cn/forum.php?m ... jk4fDkzNzY5NQ%3D%3D

拉扎维在IEEE Solid-State Circuits Magazine的合集
https://bbs.eetop.cn/thread-937695-1-1.html
(出处: EETOP 创芯网论坛 (原名：电子顶级开发网))

major948

   

david_reg 发表于 2022-12-19 13:42
1. 这种自举开关一般只用一个nsw (M5), 很少再加一个psw(M4); 因为这样psw导通电阻会随输入信号变化, 增加 ...

我按照你说的进行了修改，去掉了pmos，并且增加了输出端的负载电容，果然输出就变得好多了。
但是我发现传输门的nmos的栅端Vg，还是存在突变，会突然跳起来一下，我怀疑是时钟馈通，但是我连接Vg节点上面的栅压为CLKB的pmos已经取了1um/500nm很小的宽长比了，请问一下这个该怎么改进呢？
下面是我改进后的原理图和Vg的仿真：

major948

   

david_reg 发表于 2022-12-19 16:02
you can refer to this paper for the design constraint of bootstrap switch
[1] B. Razavi, ‘The Desig ...

谢谢你的文章，我现在是在做期末大作业，等寒假的时候会好好看看的，现在看时间不太够了

david_reg

   

major948 发表于 2022-12-19 17:07
我按照你说的进行了修改，去掉了pmos，并且增加了输出端的负载电容，果然输出就变得好多了。
但是我发现 ...

我觉得这种毛刺只要不影响输出信号的THD就没有多大关系。