on-Chip ESD 流程主要分几步？

Scott2885212

1. Wafer-Level chip 上有一些 Probe Pad ,不会Bonding出去；请问这些Probe Pad 是否需要ESD 保护设计？
2.一个完整的ESD 设计和验证流程是什么样的？
3. HF ChangXin 在Zhao Pin ESD 方面的专业人才，有意者请V XIN：  531254109  联系：期待您的加入

ericking0

1. 一般情况不需要，没有PIN就没有路径；

u12u34

具体可以看我的博客 全是ESD相关文章，也可以关注我的微信公众号:番茄ESD小栈， 目前最专业的ESD公众号了。
1.Wafer上的测试Pad不Bonding出去的话做不做ESD防护要分情况讨论。首先不Bonding出去的话不会做ESD的测试，你拿去第三方鉴定ESD能力时，这个测试PAD不需要进行测试。但是其本身还是存在ESD风险，因为测试会带来MM（Machine Model）风险。这就如同 学生知道这个章节不考，他就不会学这一章，虽然他成绩很好看，但是你不能说他掌握了。
2.ESD设计流程比较复杂：1.确定Design Window。2.确定ESD防护器件方案（确定是rail-based还是pad-based），确认ESD rail是哪个。3.确定ESD器件或者电路详细方案，（GGNMOS GCNMOS SCR Diode BiPolar等等）。4.确认是要自己画还是要调用标准单元。
ESD验证流程：这就需要专业的软件了，如果是自己造的器件需要TCAD的支持（很不靠谱，因为TCAD的仿真精度感人，而且核心数据拿不到）国外有些fab场自己有专业的ESD验证工具，国内的芯辉耀据说也有，反正没用过。

Scott2885212

u12u34 发表于 2022-11-9 14:27
具体可以看我的博客 全是ESD相关文章，也可以关注我的微信公众号:番茄ESD小栈， 目前最专业的ESD公众号了。 ...

Thanks a lot

summeryu

u12u34 发表于 2022-11-9 14:27
具体可以看我的博客 全是ESD相关文章，也可以关注我的微信公众号:番茄ESD小栈， 目前最专业的ESD公众号了。 ...

hello，想问用什么手段可以确定ESD window啊？一般不都是在NMOS 的snap-back 区域吗？

u12u34

summeryu 发表于 2023-1-13 13:28
hello，想问用什么手段可以确定ESD window啊？一般不都是在NMOS 的snap-back 区域吗？
...

ESD的Design Window 的目的是确保内部电路不会因为ESD而失效，也要保证不影响正常工作。所以Snap-Back型的器件Trigger Voltage要小于器件失效电压。Holding Voltage要大于正常工作电压。ESD设计就是需要控制Design Window位于snap-back内。ESD设计人员的工作就是要确保Snap-Back在 Design Window内。

summeryu

u12u34 发表于 2023-1-13 14:22
ESD的Design Window 的目的是确保内部电路不会因为ESD而失效，也要保证不影响正常工作。所以Snap-Back型 ...

我一直有个疑惑，假使我用GGNMOS来设计clamp ESD（power和ground之间的），其中NMOS的size过小应该起不了泄放大电流的作用，是不是过大了有副作用？不考虑在layout的面积浪费。。。对于GCNMOS的NMOS size是不是也是一样的优缺点啊？
另外想多问一句，你有见过在一个die里面ESD同时用GCNMOS和GGNMOS的情况吗？

fei_SH

summeryu 发表于 2023-1-16 10:01
我一直有个疑惑，假使我用GGNMOS来设计clamp ESD（power和ground之间的），其中NMOS的size过小应该起不了 ...

GGNMOS和GCNMOS是两种工作原理。
首先，NMOS作为ESD器件使用，有两种泄放电流的通路。
一种是沟道开启。这就需要RC触发电路来开启沟道，也就是GCNMOS。因为沟道的电流能力比较弱，就需要比较大的width来达到安培级的电流。通常需要几千um的沟道width。
第二种是寄生NPN开启泄放电流。这种方式需要增强NPN的能力，就需要ESD的layout rule，通常几百um的width就够了。
两种方式结合起来，就是用RC去推ESD rule的NMOS。这种本质上还是NPN开启进入snapback区进行大电流的泄放，所以也不需要很大的width。RC的作用是可以在一开始就开启NMOS的沟道，形成沟道电流和sub电流，帮助NPN开启。TLP表现出来的特性就是Vt1和Vh重合，在0V~vt1电压之间，有比较小的ESD电流。

zixin1hao

fei_SH 发表于 2023-2-3 14:32
GGNMOS和GCNMOS是两种工作原理。
首先，NMOS作为ESD器件使用，有两种泄放电流的通路。
一种是沟道开启。 ...

学习，谢谢分享！