有关隔离型NMOS的latch-up问题

uray555 · 发表于 2022-10-25 18:34:04

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本帖最后由 uray555 于 2022-10-25 18:35 编辑

有关输出口的MOS版图，我有个问题想要请教各位大大
我在输出口使用了以N阱作为隔离的NMOS，为了节省空间，画版图的时候把隔离用的N阱和同为输出的PMOS的N阱合并在一起了（请参考下图）
请问这种画法会有导致latch-up的风险吗，或者有没有什么需要注意的细节？
拜谢！

zgh123 · 发表于 2022-10-26 11:32:06

这种画法不好，就和没有隔离岛的环境一样，如果不想LATCH-UP，那么就拉大PN间距吧，距离和你的电流&工艺有关

zgh123 · 发表于 2022-10-26 11:32:52

当然拉大间距后， DNW就可以独立了

uray555 · 发表于 2022-10-26 11:48:03

这么一说确实和没隔离差不多了，这样的话还是分开好些吧

[求助] 有关隔离型NMOS的latch-up问题

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