vcs 仿真遇到问题，看不懂，求解决

追乐人66 · 发表于 2022-6-27 21:58:54

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zfling · 发表于 2022-6-28 02:20:39

这是已经编译完成了，应该是Makefile里面的问题

yepiaoxue · 发表于 2022-7-2 23:08:26

看看Makefile文件中sim_all目标是啥情况呢

田胜骏 · 发表于 2022-8-6 23:57:49

你编译的文件simv是最新的了，且源文件无更改，导致vcs工具不会重复编译；你只需要执行./simv +仿真选项就可以了

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