求助，综合之后跑vcs仿真验证，Clock gating完全不能传Clk信号

食物

求助：

原始的电路是ISCAS89的s838_1，我找的verilog版本。
使用的库是UMC55nm的库。
综合过程中我自己设定了一些条件。

综合结果是一个vg网表。
Testbench是自己写的一个随机输入信号的网表。
因为里面有一个Clk Gating的LATCH，它不能用，导致仿真的结果总和正确的对不上。



错误的波形，EN使能时，ENCLK应该跟随CLK运行。
库中这个模块的原理图如下：



可以看出，原理图符合我的理解，运行波形不对。


作为对照，我采用基本单元库中的另一个LATCH单元运行：

波形是正常的，符合预期：

（注：因为SE端口一直保持低电平，所以在波形图中没有画出来）


附件里放了一些我出问题的东西。
请问我应该怎么排查问题出在哪了呢？