时钟通路抖动的仿真

supercheetah · 发表于 2021-9-19 21:15:35

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时钟抖动（Clock Jitter）是高速ADC的重要参数之一。当输入信号频率达到1GHz后，仅仅50fs的时钟抖动就将SNR限制在70dB以内。Clock Jitter包括时钟源引入的Jitter和时钟通路引入的Jitter。通常时钟源Jitter是已知的，当我们计算出ADC允许的最大Jitter后，就可以得到允许的最大时钟通路Jitter，时钟通路Jitter的仿真可以使用PSS+Pnoise，具体可以参考下面这篇文章~
时钟通路抖动的仿真

QinrenYao · 发表于 2021-9-19 23:22:09

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老尤皮 · 发表于 2021-9-20 16:23:33

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顺便问一下，Jee还有Jcc都是什么意思？

supercheetah · 发表于 2021-9-21 09:55:20

老尤皮发表于 2021-9-20 16:23
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顺便问一下，Jee还有Jcc都是什么意思？

Jcc是“Cycle to Cycle Jitter”，意思就是不同Cycle之间的差别
Jee我记不太清了，不过Help文档里有说明

老尤皮 · 发表于 2021-9-21 14:11:21

supercheetah 发表于 2021-9-21 09:55
Jcc是“Cycle to Cycle Jitter”，意思就是不同Cycle之间的差别
Jee我记不太清了，不过Help文档里有说明
...

原本论坛里也有人分享过jitter的仿真
http://bbs.eetop.cn/thread-563784-1-1.html
不过他用的是Jee，所以我想问一下Jc和Jee的区别

[原创] 时钟通路抖动的仿真

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