ADC时序产生电路

赵壮小可爱

做ADC的时序，想输入一个50M的时钟，占空比为50%，生成一个2M的时钟，占空比为20%。求各位大佬，给个思路（最好有具体电路图），奇数分频？，谢谢各位大佬！

jake

很简单的计数器电路，0-24。0-4时输出高电平，5-24输出低电平。
写个非常简单的Verilog，综合一下，网表导入Cadence生成原理图。

赵壮小可爱

jake 发表于 2021-6-28 21:59
很简单的计数器电路，0-24。0-4时输出高电平，5-24输出低电平。
写个非常简单的Verilog，综合一下，网表导 ...

谢谢，您的方法很好，但我需要版图，请问版图怎么？是生成还是自己画呢？

jake

赵壮小可爱 发表于 2021-6-28 08:13
谢谢，您的方法很好，但我需要版图，请问版图怎么？是生成还是自己画呢？
...

6个触发器（5个计数，第6个latch产生干净无毛刺输出），再加几个门，可以自己手动摆一下，连上线就可以了。
如果是大一些的数字电路，建议还是走数字flow，从数字place & route导出版图GDS，再把GDS导入Cadence。可以参考我的一篇日志。
SAR ADC里的correction logic还是蛮大的，手工搭是不现实的，应该走数字flow。

赵壮小可爱

jake 发表于 2021-6-28 22:27
6个触发器（5个计数，第6个latch产生干净无毛刺输出），再加几个门，可以自己手动摆一下，连上线就可以了 ...

好的谢谢，但我的pdk不全，约束不全，没法用这种方法，哎，感谢感谢

peterlin2010

你须 COUNTER版图 　最快是你电路先找出除频电路 ,从STD 库去找,   spice 先跑过可产生你要 确定电路后, 再来是版图,　把STD_cell 内DFF 和其他 GATE 版图软件 画线.. 很早期有 silicion compiler . 直接给 schematic 会合出GDS , 但现在数字flow 太多 太麻烦, 像有些如 tanner eda 有SPR ,其实如做模拟端有时须一些简单数字 , 如果能直接挖STD 给schematic 简易P&R 就好.

数字flow .得找别人 还得 synthesis , 再来APR 人去帮你跑完在看 STA .看 timing violation 部份 , 像SAR LOGIC 我都前仿自己弄SAR DIGITAL , 因为要求他们把 RTL 挖出来他们也不鸟你

赵壮小可爱

peterlin2010 发表于 2021-6-29 09:52
你须 COUNTER版图 　最快是你电路先找出除频电路 ,从STD 库去找,   spice 先跑过可产生你要 确定电路后, 再 ...

好的，谢谢，我是打算这么做的，但生成2M时序好奇怪，奇数有毒