有关面对I/O口器件的ESD设计

shuoruizheng · 发表于 2021-6-11 17:57:20

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请教一下大佬们，我们在电路设计时，若某器件，比如PMOS或者NMOS器件，若它会面对I/O接口，经常要求其L不能取最小尺寸，比如最小0.5um,我们会设计为0.8um,甚至更大。
请问这是什么考虑？为什么L加大，就对ESD有益处呢？

mars0904 · 发表于 2021-6-11 18:01:30

本帖最后由 mars0904 于 2021-6-15 09:17 编辑

不好意，之前审题有误。理解成了IOESD部分的L变大，所以才说的是减小leakage。

我的理解，L更大一些，器件本身的tlp曲线vt2击穿电压也会随之增大。当你IO ESD保护器件为GGMOS且L选择比driver小的时候，只要外面的GGMOS没有被击穿，里面的device很难达到自身的vt2击穿电压，从而起到保护作用。

shuoruizheng · 发表于 2021-6-11 18:06:48

mars0904 发表于 2021-6-11 18:01
应该是漏电的考虑吧

谢谢回复，怎么理解？

onlyzjj · 发表于 2021-6-11 18:29:09

本帖最后由 onlyzjj 于 2021-6-11 18:41 编辑

我的理解：当ESD触发的时候，大的电流会在整个chip上找泄电路径，一般会有ESD的clamp放电，如果增大了输出管子的L，就可以一定程度上减小大电流流过，保护管子。个人理解

玖君00 · 发表于 2021-7-8 14:04:07

如同各位所说，L加大，管子自身抗ESD能力增强。为啥不用最小尺寸，为了让ESD器件可以用比内部器件小的尺寸。

zikunt · 发表于 2021-10-9 15:09:44

玖君00 发表于 2021-7-8 14:04
如同各位所说，L加大，管子自身抗ESD能力增强。为啥不用最小尺寸，为了让ESD器件可以用比内部器件小的尺寸 ...

Gate 尺寸越大并不能增强其ESD能力

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