低功耗UPF下的formality中所有的retention DFF比对不过

pkuzhao · 发表于 2021-3-17 16:03:34

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低功耗UPF下的formality中所有的retention DFF比对不过
formal load的是dc 产生的upf

P30814028 · 发表于 2021-3-17 17:39:11

我也刚遇到，load upf 后不能识别netlist内部的retention cell和isolation cell

pkuzhao · 发表于 2021-3-17 18:02:38

P30814028 发表于 2021-3-17 17:39
我也刚遇到，load upf 后不能识别netlist内部的retention cell和isolation cell

想到解决办法了吗

494693243 · 发表于 2021-4-16 16:43:33

P30814028 发表于 2021-3-17 17:39
我也刚遇到，load upf 后不能识别netlist内部的retention cell和isolation cell

想到解决办法了吗

zhalvin · 发表于 2021-10-25 14:55:48

If you are mapping to retention registers in your design, you need to replace the technology library models of those cells with Verilog simulation models for Formality verification

半兽细胞 · 发表于 2023-10-16 14:44:13

我也遇到了同样的问题，请问有人能给出解决方案么，我的感觉是lib里retention register的模型不对，但是不知道如何解决！

suifengerquba · 发表于 2023-10-24 20:11:46

看看

zfj0312 · 发表于 2023-12-5 09:35:10

有解决吗？遇到了同样的问题

robin0612 · 发表于 2024-3-8 10:13:08

用set_constant命令将save和restore信号进行约束，使retention cell处于正常工作模式而非掉电模式

wangwubo · 发表于 2024-5-9 19:22:57

请问9楼的朋友你说的：set_constant命令将save和restore信号进行约束，这个是什么意思，save和restor信号是什么？我具体怎么操作，才能让retention cell处于正常工作模式而非掉电模式

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