本人在做一个小数锁相环，想要一个3阶MASH结构的signma-delta调制器的verilog代码做参考

海马懒人 · 发表于 2021-3-4 15:56:21

本人在做一个小数锁相环，想要一个3阶MASH结构的signma-delta调制器的verilog代码做参考。
微信图片_20210304153838.jpg

上面是3阶MASH结构的调制器的框图，个人还没有想通累加器模块和网络延迟模块应该怎么写。

striker · 发表于 2021-3-4 16:24:14

时延网络应该就是一个触发器吧，保证累加器模块输出的累加在一个时间点上

striker · 发表于 2021-3-4 16:28:49

freebigfish · 发表于 2021-3-5 08:26:49

大哥，你这是啥书啊？

gaki99 · 发表于 2024-5-9 12:59:23

大神这是什么书啊？

sheji21 · 发表于 2024-9-5 15:42:43

啥书啊老弟

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