版图设计中的DRC规则检查LUP错误要怎么解决

ljh065216 · 发表于 2021-2-3 14:42:10

硬着头皮改掉

GalaxyKevin · 发表于 2021-8-24 14:14:09

Curacao 发表于 2021-2-1 15:32
没猜错的话应该是TSMC的工艺。你试试让电路加个200欧的电阻处于pad和器件之间看看，记得盖上RES200这个laye ...

想问一下大佬，RES200这一层在cadence里叫什么？我看手册里叫LUPWDMY（dummy4），但是我用的tsmc18rf的库没有这一层

MrHlayout · 发表于 2021-8-25 10:55:11

petit_citron 发表于 2021-1-26 18:55
谢谢大佬。我发现用一个power dummy layer框住pad，他就不会报LUP的DRC错了，这感觉是诈骗啊。

...

1，如果说是电源PAD是可以这么操作的，包一个LUPDUMMY层，但是信号PAD不允许，如果是电源PAD那可以解决
2，如果是信号PAD，第一种是在PAD连进内部加个电阻，阻值100~200Ω，但是会影响这条线的IR，问DESIGN是否可以；第二种就是加宽GUARD RING，距离有可能会改变，如果还是不行，那么不好意思这个错是必须的清的，因为芯片最重要的就是LATCH UP防护跟ESD防护，你画的再好，大电流进来cover不住，一样得废！！

MrHlayout · 发表于 2021-8-25 10:58:18

GalaxyKevin 发表于 2021-8-24 14:14
想问一下大佬，RES200这一层在cadence里叫什么？我看手册里叫LUPWDMY（dummy4），但是我用的tsmc18rf的库 ...

是不是layer没开valid

GalaxyKevin · 发表于 2021-8-25 15:30:47

MrHlayout 发表于 2021-8-25 10:58
是不是layer没开valid

开了也没有，哭了

MrHlayout · 发表于 2021-8-25 15:55:16

GalaxyKevin 发表于 2021-8-25 15:30
开了也没有，哭了

那多半是tf文件的问题了，可能层次定义不同

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