关于50-Gbaud PAM4-driver的过冲问题

请求打辅助 · 发表于 2020-12-22 19:50:33

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我最近在做一个50-Gbaud（100 Gbps） PAM4-driver,输入两路NRZ，合成输出一路PAM4。但是输出端出现了一种类似于电荷注入的现象，姑且称为过冲问题。如下图，有80mV的过冲，另外我是在ADS里面仿真的。

尝试了调节均衡电感，路径上的电容，能减少过冲问题，但是PAM4的中间电平档位又不一样了，如下图。。。。

微信图片_20201222194403.png

之后我在拉扎维里面找到了三种解决电荷注入的方法，但是试了没有什么用。。。
请问各位有遇到这种问题吗？另外有兄弟懂DFE,FFE，我结构里面没有DFE,FFE，怀疑是缺了某些结构？

l13787908861 · 发表于 2020-12-23 08:39:57

涨知识了，很实用，学习分享。

SOMANY · 发表于 2020-12-23 09:23:18

请问用的是ADS那个模块做的仿真，最近也在看这个。

皮卡丘12 · 发表于 2020-12-23 10:06:18

你中间有什么滤波的模块吗，这像是方波被滤掉高频谐波之后的波形

请求打辅助 · 发表于 2020-12-23 12:42:52

SOMANY 发表于 2020-12-23 09:23
请问用的是ADS那个模块做的仿真，最近也在看这个。

自己用cadence搭出来，然后反提的模块

请求打辅助 · 发表于 2020-12-23 12:44:23

皮卡丘12 发表于 2020-12-23 10:06
你中间有什么滤波的模块吗，这像是方波被滤掉高频谐波之后的波形

没有滤波模块呀，就是因为环路带宽不够就损失了高频谐波吧

SOMANY · 发表于 2020-12-29 09:15:27

请求打辅助发表于 2020-12-23 12:42
自己用cadence搭出来，然后反提的模块

您的意思是用cadence搭出实际的电路，然后导成网表，带到cadence？

请求打辅助 · 发表于 2020-12-29 10:52:54

SOMANY 发表于 2020-12-29 09:15
您的意思是用cadence搭出实际的电路，然后导成网表，带到cadence？

我是代到ADS里面。。。

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