关于VCS编译与仿真的问题

viviy

我知道VCS，现在一般说两步走（也可以是三步），编译生成simv文件，仿真执行simv文件

跑第一个case，case0时，肯定会编译一次rtl和tb，这个时候我已经把所有的case，配置文件等确定放进tb了。

现在我分别在case0的基础上改动一个参数（plusargs实现）得到case0_1,    以及run另一个case1时，发现

case0_1可以直接仿真，但是case1还需要再经过编译。

是我哪里没能做对，我该怎么做让case1也不用编译呢？

sophotomato

talk is cheap, show me the code

anpengfei

跑两个case都compile了吧，第二个可以不compile，直接./simv 相应case

shuidi

把所有case都写进case.f，编译一次。然后写个回归脚本，仿真需要的casename。

542002990

路过学习，很实用，谢谢分享

dongfangkangzi

改动了就得重新编译，仿真是在你之前编译生成的文件时上仿真，你修改的文件内容就没有生成。所以即使仿真成功也是没有修改的东西。