小数分频锁相环量化噪声问题求助

yishuibihan

请教高手：小数分频中SDM产生的量化噪声只能缓解优化、不能通过PLL的滤波器完全滤除吗？能否让小数分频PLL输出信号的抖动达到跟整数分频一样的水平呢？

我最近在做小数分频PLL，搭建了MASH1-1-1结构的SDM，仿真发现PLL最终输出的信号抖动有点大。

举例比如参考频率2MHz，分频比为197.125，输出394.25MHz，频率抖动范围±0.56MHz左右；而我关掉SDM，设整数分频比为197，输出394MHz，频率抖动范围±0.27MHz，两者相差一倍多，而且与整数分频相比，小数分频的VCO控制电压波动很明显而且呈规律性，与整数分频的VC波动完全不一样，请问这正常吗，是不是我的SDM模块有问题呢？
（我的小数分频PLL最终输出信号的频率平均值是正确的）

yishuibihan

有没有高手指导一下啊

yjj_123

兄弟，你的SDM结构用什么搭建的

yishuibihan

yjj_123 发表于 2020-11-24 10:52
兄弟，你的SDM结构用什么搭建的

我就是根据原理，用最底层电路搭建的，SDM结合多模分频器，仿真验证分频比是正确的

海马懒人

yishuibihan 发表于 2020-11-24 13:50
我就是根据原理，用最底层电路搭建的，SDM结合多模分频器，仿真验证分频比是正确的
...

一般都是写代码去综合SDM的，你这直接用底层搭我很好奇搭出来是什么样子，有电路截图吗，规模大吗？另外你看到的现象是由SDM的结构寄生导致的，个人建议将SDM中累加器的最低位全部置1，看看性能有没有改善，想比较彻底地解决这个问题要用算法去进行校准。

qinkun

请问你的分频器是用的PS可编程分频器吗？

xuriver2012

PLL 输出的噪声大不大，评估的标准还是需要看SSD 的功率谱密度分析。如果PLL 带宽设计的足够窄，能够滤除掉delta-sigma ADC 的量化噪声，小数分频PLL 完全能够做到和整数分频相同的性能

yishuibihan

xuriver2012 发表于 2023-8-13 11:15
PLL 输出的噪声大不大，评估的标准还是需要看SSD 的功率谱密度分析。如果PLL 带宽设计的足够窄，能够滤除掉 ...

我把PLL带宽做窄，确实抖动会好很多；
请问您一般是怎么看PLL SSD的功率谱密度的？是分模块做相噪分析，然后再相加吗？

binnq

感谢

fengsui

这个量化噪声是FN-PLL 固有的，一是可以如上所说通过减小环路带宽来减小SDM量化噪声的贡献，但也减小了环路对VCO相噪的抑制，以及带来其它由于环路带宽减小带来的恶果，需要综合考虑，如果是全数字锁相环，可加入DTC来部分对消SDM的量化噪声，从而保持足够宽的环路带宽，但又将SDM量化噪声控制在可以忽略的范围内。也许还有其它方法，望大家分享。