求助，2个分开的原理图，做在一个版图里，如何跑lvs

sssbantu · 发表于 2020-5-12 17:36:11

andyfan 发表于 2020-5-12 11:08
假设你要跑的第一个，ADE里面导出第一个的网表，然后整个GDS导出版图，然后脚本跑

calibre -lvs -hier c ...

感谢~我试试

sssbantu · 发表于 2020-5-12 17:37:33

雷LING 发表于 2020-5-12 11:15
可以自己建一个电路CELL，将A和B掉进来，如果A和B之间有连线就将它们连起来，再check and save，就可以跑 ...

嗯嗯，谢谢~~，主要是想知道有没有别的方法，小白想多了解，哈哈~

sssbantu · 发表于 2020-5-12 17:40:54

lodestar6666 发表于 2020-5-12 12:44
建议你还是画一个电路。花不了太多时间。你后面如果还要做LVS，每次导出网表和GDS太麻烦了，花的时间更多 ...

嗯嗯，谢谢~~，主要还是想多了解一点，哈哈

sssbantu · 发表于 2020-5-12 17:43:06

lfsundahuan 发表于 2020-5-12 13:03
可以尝试一下：1、把两个原理图分别导出cdl网表A.cdl,B. cdl，2、自己定义一个. subckt的顶层，这个顶层的p ...

谢谢~~，对于小白来说有点复杂，不过还是很感谢，我可以自己摸索试试~

sssbantu · 发表于 2020-5-12 17:46:36

长安归故里发表于 2020-5-12 09:52
用五分钟把两个电路做在一起

嗯嗯，谢谢~~主要还是想多了解，哈哈~

模拟后端的小白 · 发表于 2020-8-18 22:31:30

这个简单，将两个电路调到一个新的block里面去，就可以跑lvs了

longyanzhinu · 发表于 2023-12-12 15:42:51

自己新建一个电路，把两个电路A B的symbol调进去，电路电位输入输出做好，再用这个电路跑就行了

C7cgff · 发表于 2023-12-12 15:58:56

问题明白，要么让前端改电路将AB集成到一个cell，要么自己拆版图，要么保证上层lvs过掉，考虑把AB放一个单独cell是否有必要。

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