在VCO和分频器链路中，怎样判断要不要加入buffer和阻抗匹配电路呢？

kanon0530

我刚才去扫了一下现在做的VCO buffer的SSB 圈和LSB圈。
以及这个buffer的s矩阵。
看到s22小于1，SSB 圈在s平面靠近最外边那一圈的位置，离VCO的输出反射系数有一段距离，但是不是特别远。这样应该说明VCO的反射不会使buffer振荡。
但看LSB 圈，这个圈切掉了S平面的右下半圈，但没有把原点50欧姆的包进去；而且buffer的s11 mag稍微大于1，如果用s平面来画s11就会看到它落在s平面最外圈的右下部分，这也是可以理解，毕竟buffer看进去就是栅极电容。但s11 mag大于1且s平面原点在LSB圈外，岂不是说明LSB 圈内的才是稳定区，圈外的都是非稳定区？也就是说当输出负载的反射系数取为原点的时候，即挂50ohm负载，会使buffer振荡？

kanon0530

根据稳定性的理论，VCO与buffer接起来，在接口处向VCO看，看到的是VCO的输出反射系数。向buffer看，看到的是buffer的输入反射系数，当然是带有后边负载和匹配以及50欧姆阻抗的情况。如果这两个反射系数的模值相乘大于1，则会振荡。
但VCO的输出反射系数肯定会有超出s平面那个圆的区域，而CMOS的buffer，输入看到的就是电容，它也会落在s平面圆的最外缘。两个乘起来绝对会有超过1的区域。也就是会振荡。
现在的问题就变成了，是否由于谐振电路的存在，这个振荡会被限制为我想要的振荡，而不会出现我不想要的、其他频率上的振荡。估计是要扩大s参数仿真的频率范围看一下。


另外看LSB和SSB两个圈的范围好像也不是特别合适，这两个圈的推导前提是二端口网络前后接的是无源匹配网络，源反射系数和负载反射系数模值肯定小于1；但VCO算是buffer的源，它是一个有源网络，源反射系数不能满足模值小于1的假设，即便负载反射系数落在LSB的稳定区内，也不一定说明buffer的输入反射系数乘VCO的输出反射系数就模值小于1.

虽然大概有了一些头绪，但老的问题又回来了。这个buffer，我也不指望它稳定，也不指望它有增益，也不指望它噪声低，毕竟VCO的噪声才是大头。那我朝哪个方向去优化它呢？又应该选择什么样的结构呢？有综述文献的话希望大家可以分享一下……谢谢……

kanon0530

后来我扩大了s参数仿真的频率范围，来扫描VCO输出反射系数和buffer输入反射系数。根据稳定性理论应该是这两个系数相乘的模值大于等于1，角度加起来等于0. 这就出现了一个结论，满足上面条件的点，正好在我想要的VCO振荡频率附近。这里应该是因为频率步长有点大的原因，步长减小可能正好反射系数振荡点就是我要的VCO振荡频率？
而且不是VCO啥也不带的振荡频率，就是它带上buffer的振荡频率。
于是就体会到了原来反射系数真的能表达一个网络的频率特性。两个系数在数学上一乘，就等于把buffer挂到了VCO上。

1颗白菜

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sixye

cadence的virtuoso里头，是什么仿真可以让输入和输出同时共轭匹配呢？而且这个共轭匹配，很有可能Zs和ZL都不是50，而是前级看到mos的D端和电感，后级看到下一级的栅极。。这个分别测的Zs和ZL通过Smith原图工具把这两个值输进去，拉出匹配就可以了。我应该没理解错你的问题

sixye

我现在的想法是这样，之所以要阻抗匹配，是想把最高的输出功率送给负载。在PA和LNA中，是另外的匹配思路。
在CMOS锁相环的高频链路中，并不存在太低的负载阻抗，所以只要在各个pvt下，上级都可以正常驱动下级工作就可以了？所以只要我仿真的corner很完整，就可以完全无视阻抗匹配，直接把上级和下级接在一起？
那buffer的作用又是什么呢？为了防止下级向上级的串扰吗？



我没做过pll，但感觉pll这块就是高速接口电路，不管匹配