seal-ring区的一些layer为什么可以不符合design rule

superqi

最近看到design rule中，很多都exclude sealring区域。
1. 比如 PO的Minimum width、metal线的minimum space和minimum width都可以不符合design rule，请问这是为什么？
2. chip中的via一般是方形的，但是sealring区域的为什么可以是长方形的？长方形和正方形有什么区别？
3. 我了解到sealring的主要作用是保护chip在切割的时候不受到损伤，以及保护chip内部不受潮等。那么为什么还要在seal-ring中做AA PO 以及metal等，这些起到什么电学作用？

大佬们路过了帮忙答疑解惑啊！

prayer163

做标记用途的图形，机器识别

superqi

prayer163 发表于 2019-12-22 16:39
做标记用途的图形，机器识别

可以说的更明确一些吗？没看懂您的回答。

Matin_

我怎么老感觉你是青软出来的呢。。。。。。。。。。。。。。

tuohong

首先咱们要明白fab 设置design rule的目的是什么。
一般来讲fab肯定是希望用最小的面积实现设计者的需求。
layout按照这个rule来画，生产上能够生产出满足设计者预期的结构，就像你说的metal线的最小宽度和最小间距，设计者用metal线目的是实现互连，在不小于这个最小宽度的情况下，fab有接近100%的能力实现这个metal线连接需求，小于这个宽度生产上发生断路的可能性增大，违背了设计者目的的概率大大增加；最小间距就是fab有几乎100%的能力保证大于等于这个尺寸情况下，相邻线不会实现短路，小于这个尺寸跟上个情况差不多。via目的是为了实现上下层互连且电学性质（主要是电阻）比较稳定，当然via情况比较特殊，一般是最大最小值，这个主要是针对目前的主流的生产工艺设定的，其实在bipolar和一些特殊工艺下，via也是只有最小值的，且有长方形的。从起的作用的角度看，pad也可以看成是一种via，就只有最小值。
在sealring上，fab不在乎上面的情况，不在乎sealring上生产时metal线是不是100%的断掉、会不会相邻短路、上下两层的metal连接是不是非常好。例如via做成条状，防潮效果好，metal互连不好，但是这里我在乎防潮效果，那么就做条状好了。
还有我看到不同的fab的sealring层次差别可能比较大。用那些层次需要从生产和保护两个方面考虑。
我对生产不了解，上面好多也是猜测的，供参考，也请大家指正。

mango.

tuohong 发表于 2019-12-23 10:08
首先咱们要明白fab 设置design rule的目的是什么。
一般来讲fab肯定是希望用最小的面积实现设计者的需求。
...

按照design rule做的sealring，由于这里的CT孔和VIA孔规则偏小，所以在做DRC验证的时候 会报出这里的DRC错误。感觉是不是少了什么识别层次什么的