veriloga vco model jitter仿真波形问题求解

daiwei4287

verilogA vco jitter model仿真，求高手指教
clock试中设置为756MHz，对应周期为1.323nS，jitter设置为0.1nS其他设置如下如，500-600uS后，输出一直0的原因么？
而把jitter设置变小，比如为0.01nS或者0.05nS，跑任何长时间，输出vco波形都不会有错。

参数设置如下：


代码如下：

nanke

试试看一下jitter变量是不是过大了，_normal(seed,0,1)是正态分布？这样长时间仿真jitter峰值会超吧。

knockknock

next是理想时钟沿，dt从正变为负，只要dt变化幅度超过了0.5/756M，next+dt就变成非单调，意味着它的值变成比当前时间更早的值，@timer就不再触发了，n一直保持为前一次的值。


如果模拟的是vco的1/f^2噪声，模型可以参考ken kendurt的pll noise+jitter文档，jitter在上次翻转沿上累加，就不会出现非单调问题

daiwei4287

knockknock 发表于 2019-5-22 10:42
next是理想时钟沿，dt从正变为负，只要dt变化幅度超过了0.5/756M，next+dt就变成非单调，意味着它的值变成 ...

你说的是Ken Kundent的文档是"Modeling Jitter in PLL-based Frequency Synthesizers"吧？
对应的code是第18页的如下accumulating jitter code？

LISTING 3 Fixed frequency oscillator with accumulating jitter.
`include “disciplines.vams”
module osc (out);
output out; electrical out;
parameter real freq=1 from (0:inf);
parameter real Vlo=–1, Vhi=1;
parameter real tt=0.01/freq from (0:inf);
parameter real jitter=0 from [0:0.1/freq); // period jitter
integer n, seed;
real next, dT;
analog begin
@(initial_step) begin
seed = 286;
next = 0.5/freq + $abstime;
end
@(timer(next)) begin
n = !n;
dT = jitter∗$rdist_normal(seed,0,1);
next = next + 0.5/freq + 0.707∗dT;
end
V(out) <+ transition(n ? Vhi : Vlo, 0, tt);
end
endmodule

knockknock

对，或者Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers 里的listing12。

纠正一个错误，即使是accumulating jitter model，只要jitter设置过大，还是会出现不单调的情形。

daiwei4287

knockknock 发表于 2019-5-22 14:22
对，或者Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers 里的listing12。

...

明白，多谢高人！

stevelin022

學習了