PLL测试波形上升沿出现异常

490590125 · 发表于 2019-5-6 22:09:34

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如图PLL测试时时钟上升沿出现回勾，想请问一下有经验的前辈，出现这一现象的原因可能有哪些？

thomas9211 · 发表于 2019-5-7 00:06:04

有做阻抗匹配嗎

wpbuaa · 发表于 2019-5-7 09:15:08

这是多高的频率？

490590125 · 发表于 2019-5-7 10:55:58

thomas9211 发表于 2019-5-7 00:06
有做阻抗匹配嗎

没做阻抗匹配捏，难道是这个原因吗？

490590125 · 发表于 2019-5-7 10:56:34

wpbuaa 发表于 2019-5-7 09:15
这是多高的频率？

250MHz的，频率锁定都挺稳的，就是在这个波形中间点处出现了异常

wpbuaa · 发表于 2019-5-7 11:27:46

490590125 发表于 2019-5-7 10:56
250MHz的，频率锁定都挺稳的，就是在这个波形中间点处出现了异常

250MHz不做匹配应该也是可以测试的吧？我测试的时候都没有做匹配，两三百MHz下，不过我的幅度都很小，因为我的测试buffer驱动能力都很弱
你这个幅度怎么这么大都到2.5V了。

nanke · 发表于 2019-5-7 15:52:43

没有经验，猜测可能（1）阻抗匹配问题，但这里是单端信号，而且是弦波，应该不会有影响？
（2）与其余模块共电源或地，比如弦波转方波电路，方波边沿会抽电，让电源地波动。

490590125 · 发表于 2019-5-7 17:51:50

wpbuaa 发表于 2019-5-7 11:27
250MHz不做匹配应该也是可以测试的吧？我测试的时候都没有做匹配，两三百MHz下，不过我的幅度都很小，因 ...

我的这个里面驱动BUFFER挺强的，所以幅值较大

490590125 · 发表于 2019-5-7 17:53:02

nanke 发表于 2019-5-7 15:52
没有经验，猜测可能（1）阻抗匹配问题，但这里是单端信号，而且是弦波，应该不会有影响？
（2）与其余模块 ...

谢谢您的分析，听您这么一说，我觉得很有可能是第二条原因，我的PLL里，确实存在您第二条说的共电源地的情况

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