SystemVerilog_3.1a

不二先生 · 发表于 2019-1-20 22:05:30

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a set of extensions to the IEEE 1364-2001 Verilog Hardware Description Language to aid
in the creation and verification of abstract architectural level models

weigaozu · 发表于 2019-1-21 09:34:53

非常感谢。呵呵。

ab3028 · 发表于 2019-1-21 17:02:56

Thank you.

babikambing · 发表于 2019-1-21 17:47:54

回复 1# 不二先生

非常感谢

maximusjenna · 发表于 2019-1-22 02:39:37

thank you very much

dcircuit · 发表于 2019-1-22 21:35:48

thanks

apteye · 发表于 2019-1-22 23:05:41

thankyou

sayangcinta · 发表于 2019-1-25 17:50:17

回复 1# 不二先生

thanks

ayamitek · 发表于 2019-2-1 09:46:44

回复 4# babikambing

thank you very much

weiyu0206 · 发表于 2019-2-1 11:02:44

英文的啊

[资料] SystemVerilog_3.1a

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