提取的寄生电路有些MOS管的source和drain的连接关系与电路相反

w2313190 · 发表于 2018-11-1 08:47:08

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提取的寄生电路有些MOS管的source和drain的连接关系与电路相反，高压器件都是正确的，低压器件的drain端和source端连接相反，比如：电路上一个PMOS管的source接VDD，drain接Vss,而提取出来的寄生电路的这个PMOS管的source接VSS，drain接VDD。
版图DRC和lvs都是通过的，提取参数的netlist也是PDK中最新没有修改过。对此很困惑，哪位大神能够解惑一下。

ZGP123456 · 发表于 2018-11-1 09:54:34

除了高压器件，和那些特殊标记的MOS管区分S/D。一个PMOS还会区分S/D，没见过，等大佬答案，学习一下

账户已登录 · 发表于 2018-11-1 10:04:46

不影响仿真就行呗，普通器件source和drain其实在layout上不都是一样的么
看你这个PMOS的接法，drain端是不是要撑ESD啊，如果撑开了ESD rule提出的寄生还是source，drain反的那就有问题了，没撑的话source和drain都一样

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