问一个关于VERILOG模块化设计的问题。

lumish · 发表于 2003-8-6 10:17:33

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在模块化设计中，是不是各模块都写在同一个。V文件中，只要顶层模块调用各模块便可？

jackzhang · 发表于 2003-8-6 10:26:50

不是这样的，如果模块很小可以这样做，一般要写多个.v

lumish · 发表于 2003-8-6 10:32:43

那编译，综合时，是不是分别对每一个编译综合？
还有没有其他的方法呢？
(抱谦，我是这方面的菜鸟，问的问题都比较的菜)

jackzhang · 发表于 2003-8-6 10:44:18

综合一般分为top down 和bottom up
top down 是所有模块整个综合。（性能更好）
bottom up 是分模块综合（用于大型设计）
做fpga一般采用top down方式

lumish · 发表于 2003-8-6 10:51:17

经过斑主的指导，我终于有所了解了。谢了。

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