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[求助] SV里inout类型在clocking block中的延迟是怎么算的

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发表于 2017-7-31 19:24:06 | 显示全部楼层 |阅读模式

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input默认是-1个step,output默认是0step,那inout的延迟默认是啥?我在VCS MX 2014.03里做一些pdf上自带的例子,遇到有一种情况,就是它定义了个interface,里面有clocking block,有些信号是inout类型的,比如说有个时刻A,在test bench中这个信号是做输出用的,但是在dve中看波形图,发现如果是interface里的该信号的wire,时序就是对的,但是如果是clocking block里的该信号,就延迟了一个时钟周期,感觉好像都按input的延迟算了,很奇怪,求解。
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