DDR问题，求大神帮忙

郝鑫_IC民工

问题一：DDR2或者DDR3/4内部为什么只有读的时候有DLL调整，写的时候却没有？看了spec说：Anytime the DLL is enabled (and subsequently reset), 200 clock cycles must occur before a READ command can be issued to allow time for the internal clock to synchronize with the external clock. Failing to wait for synchronization to occur may result in a violation of the tAC or tDQSCK parameters，tAC和tDQSCK分别是DQ相对于CK，DQS相对于CK的偏移，这两个即便是有violation又有什么影响？因为PHY在接收读回来的data的时候，DQS已经经过DLL去抓取data，所以会有什么影响？为什么一定要相对外部的CK做DLL的调整？
难道说写的时候DQS与DQ是中心对齐，所以不需要DLL来调整？
问题二：DMC或者PHY在处理读data的时候，怎么避免不同corner下data回来的早晚问题？比如在跑DDR1866的时候，ck为1.07ns，而不同corner下面，data的偏移可能超过一个cycle，这样的话如何处理？大家有什么建议或者资料推荐一下！！！！万分感谢！！！！！！！！！

郝鑫_IC民工

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   求大神！或者大家讨论一下，思维碰撞出啥的。。。