verdi中无法加载systemverilog和fsdb文件

肖北南 · 发表于 2017-3-28 11:03:47

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如图所示，我在linux下用VCS编译，仿真都已经通过了，也已经生成了fsdb文件，但是，我在使用verdi加载代码和波形的时候，只有verilog代码可以加载进去，而systemverilog就无法加载进去，只显示了一个$root，这是怎么回事呀？？？
加载systemverilog时verdi下面列出来好多错误。全是“.../my_driver.sv(7):Error macro `uvm_component_utils not defined”
“.../my_driver.sv(11):Error macro `uvm_info not defined”
“.../my_driver.sv(17):Error macro Syntax error parent”
.........
全是这一类的错误

15209830705 · 发表于 2017-3-31 14:17:50

编译时链接uvm库

15209830705 · 发表于 2017-3-31 14:18:29

EEtop里有个makefile你找一下

肖北南 · 发表于 2017-3-31 14:32:50

回复 3# 15209830705
你好，你是说使用VCS命令编译的时候链接UVM的库？我的makefile文件是这样写的，请看看

makefile

这样子写有没有问题啊？我觉得主要是verdi没有识别到UVM的库，我在verdi中打开fsdb波形没问题，但是只能添加dut模块和interface模块，这两个模块我是在tb里面调用的，其他的模块全是·include进来的。verdi中如下图所示：
捕获.PNG

[求助] verdi中无法加载systemverilog和fsdb文件

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