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查看: 1730|回复: 8

[求助] conne_phase时connect_interface问题请教

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发表于 2017-3-23 07:08:01 | 显示全部楼层 |阅读模式

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由于是使用之前别人的模块,所以有些地方不方便修改。现在问题如下,我使用:

check_o.connect_interface(tb_uvm.mon_p)报错找不到tb_uvm.

不知道如何解决这个问题,注意在top_env.sv中不能include “tb_top.sv”,否则其余的地方报错,不知道是否有其余方法解决这个问题,谢谢。
发表于 2017-3-23 09:13:04 | 显示全部楼层
build tb先。
 楼主| 发表于 2017-3-23 10:59:58 | 显示全部楼层
回复 2# A1985
tb就是tb_uvm,但是env中不能incude tb,否则别的地方会报错
发表于 2017-3-24 16:25:09 | 显示全部楼层
1、这个connect语句是在connect_phase中的?是哪一个组件的connect_phase?
2、tb_uvm就是你的tb_top?在任何component都应该看得到tb_top,请确认这两者的关系是否一致?
3、提供的代码信息量太少了,最好把该component和tb_top的关键信息列出来。
 楼主| 发表于 2017-3-26 07:33:34 | 显示全部楼层
发表于 2017-3-27 15:48:44 | 显示全部楼层
回复 5# zfgu


    应该是能看到的,你的文件编译顺序是否tb_uvm在env的前面?tb_uvm里面有run_test的initial语句吗?
 楼主| 发表于 2017-3-27 23:34:31 | 显示全部楼层
回复 6# gaurson


    有的,还是不行,有人提议用virtual,但是试到现在还没成功
发表于 2017-3-28 09:38:26 | 显示全部楼层
感觉用uvm_config_db传递virtual interface ,不太明白为什么要这样连接接口。
发表于 2017-3-28 16:45:10 | 显示全部楼层
回复 8# lx2116


    这个是正解。用virtual interface的话,需要处理好config机制,我很久不用这个东西了,细节上有点记不清了,可以多看看UVM的示例,或者在论坛里面找找。
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