关于cadence virtuoso的电路设计问题

hatsunemiku55

本人想用cadence系列软件做一个电路设计，可是因为比较菜，不太懂。我现在做一个用Jtag和dvmc（一个测试器件时间延迟的电路系统）来完成从ijtag端口操作即可测试芯片等等的时间延迟。
在使用cadence virtuoso时候发现，dvmc部分是使用0.18um工艺的库，从门级电路进行设计（因为对时间延迟要求高），而jtag我用verilog-hdl语言写出来一个虚拟的，所以我该怎么在这个软件里面去吧这两个模块链接起来，这个软件我比较蒙，看了教程似乎也没有找到方法，所以来求助各位大神。如果有简单的例子最好了。
（其实就是verilog写的模块是输出怎么和门级模块的输入连接起来）
如果有一个最简单的例子再好不过。
菜鸟学习中，非常感谢