systemVerilog中logic与bit的区别问题

nativeda · 发表于 2016-12-8 10:29:47

回复 10# haiyi198712

做仿真原来能编译过就好了

Tvoyageur · 发表于 2016-12-15 00:51:46

logic是4态的，bit是2态的
顶层用logic定义端口是因为logic在有多驱动的情况下会报错，这样可以检查出代码中的多重赋值。其他的一般都能用bit

个人理解

licongkai · 发表于 2016-12-15 17:19:36

也遇到了这种情况，学习了

kaizige521 · 发表于 2016-12-15 22:09:25

1.bit是二值变量，logic是四态变量（0,1,X,Z），四态变量比二值变量在内存中多占一倍的存储空间。
2.连接DUT端口尤其输出端口的变量用logic，因为如果被测设计试图产生X或X，二值变量是没法捕获到。

zhanglinlin0514 · 发表于 2016-12-19 20:17:53

logic是4态；bit是2态。
具体怎么使用，一定要考虑场景。乱用数据类型，容易在仿真中引入莫名其妙的问题，定位起来怪麻烦。

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