时钟极性问题

jgzhu · 发表于 2007-6-5 15:30:41

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FPGA输入时钟信号是CLKI,还用另外一个输入信号CLKPOL作极性判断用，内部实际使用的时钟CLK=~(CLKI ^ CLKPOL),
这样当CLKPOL高时，CLKI的上升沿有效，否则，下降沿有效。
我的问题是在约束文件里如何指定CLKI是输入时钟，指定CLKPOL不是输入时钟？

Jisphel · 发表于 2007-6-6 14:09:42

门控时钟不太好吧？

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