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查看: 4087|回复: 9

[讨论] 芯片内部的clock(Ghz 量级) jitter怎么测试呀?

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发表于 2016-1-8 11:02:46 | 显示全部楼层 |阅读模式

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本帖最后由 bagele 于 2016-1-8 11:03 编辑

各位大神,
现在有一个jitter测试的问题想向各位请教一下。
本人做了一个2.5Ghz 的PLL,供chip内部电路使用,预期的peak-peak jitter在10ps左右。片子现在已经回来了,在板子上进行了测试,测试结果显示peak-peak period jitter的值是40ps。那么问题来了,因为PLL的输出是经过分频,然后又经过LVDS pad送出,在板子上也走了一小段,所以本人觉得这40ps的jitter并不能反映PLL的真实性能。 各位大神有什么高招可以在板子上测得比较合理的内部PLL的jitter吗? 谢过。。。。
 楼主| 发表于 2016-1-8 11:04:05 | 显示全部楼层
顶起。。。。。
 楼主| 发表于 2016-1-8 11:07:20 | 显示全部楼层
顶起。。。。。。
发表于 2016-1-8 11:30:40 | 显示全部楼层
明知是样片,测试片,居然不做一些测试功能point?
 楼主| 发表于 2016-1-8 13:35:55 | 显示全部楼层
回复 4# A1985

有什么建议吗?
 楼主| 发表于 2016-1-8 13:36:47 | 显示全部楼层
回复 4# A1985


    大神,你有没有测试过类似的case? jitter性能怎样?
 楼主| 发表于 2016-1-8 15:58:27 | 显示全部楼层
顶起
。。。。。。。
发表于 2016-1-11 17:01:16 | 显示全部楼层
同求学习,如何监测?
发表于 2016-1-12 14:25:02 | 显示全部楼层
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发表于 2016-1-14 12:56:31 | 显示全部楼层
桶问!1
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