spectreverilog混合仿真的问题

t多多洛 · 发表于 2015-9-14 09:16:59

我在spectreverilog 仿真的问题
ERROR: component name (swave1) not declared "saveDefs" ,6：test.top.swave1 [verilog-CNNOD]
不清楚这个报错具体是什么意思。大家有遇到这种情况的吗？？求解答！万分感谢

t多多洛 · 发表于 2015-9-14 09:28:24

顶一个

t多多洛 · 发表于 2015-9-14 11:05:26

如图所示。

t多多洛 · 发表于 2015-9-14 16:31:23

求大神解答。。困扰了好几天

feiyufox · 发表于 2015-9-14 17:24:37

swave1没定义
找到这个元器件，看看是否有错

t多多洛 · 发表于 2015-9-15 20:58:38

已解决，，重新生成网表就好了，具体原因还是没太搞懂

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