|
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册
x
求助:我在用spectreVerilog进行混合仿真时,出现了以下错误,不知该如何解决,
有没有人遇到过类似的问题,望赐教,非常感谢!
Error! Line is too long - being truncated [Verilog-LTLT]
"saveDefs", 220:
Continuing compilation of source file "testfixture.template"
Error! syntax error [Verilog]
"testfixture.template", 36: endmodule<-
2 errors |
|