为什么上面的PLL实例化得不到想要的时钟

sarlaga

IBUFG system_clk_ibufg
(
.O                              (sys_tile0_gtpclkout0_0_to_cmt_i),
.I                              (MHZIN)

);


BUFIO2 #
    (
        .DIVIDE                         (1),
        .DIVIDE_BYPASS                  ("TRUE")
    )
    system_clk_bufio2
    (
        .I                              (sys_tile0_gtpclkout0_0_to_cmt_i),
        .DIVCLK                         (sys_tile0_gtpclkout0_0_to_cmt_ii),
        .IOCLK                          (),
        .SERDESSTROBE                   ()
    );
PLL_BASE #
    (
         .CLKFBOUT_MULT     (10),
         .DIVCLK_DIVIDE     (2),
         .CLK_FEEDBACK      ("CLKFBOUT"),
         .CLKFBOUT_PHASE    (0),
         .COMPENSATION      ("INTERNAL"),      
         
         .CLKIN_PERIOD     (25.0),
         
         .CLKOUT0_DIVIDE    (5),
         .CLKOUT0_PHASE     (0),
               
                    .CLKOUT1_DIVIDE    (1),
         .CLKOUT1_PHASE     (0),

         .CLKOUT2_DIVIDE    (1),
         .CLKOUT2_PHASE     (0),
         
         .CLKOUT3_DIVIDE    (1),
         .CLKOUT3_PHASE     (0)        
    )
   
    system_clk_pll   
    (
         .CLKIN             (sys_tile0_gtpclkout0_0_to_cmt_ii),
         .CLKFBIN           (CLK00FB),
         .CLKOUT0           (CLK00OUT),
         .CLKOUT1           (),
         .CLKOUT2           (),
         .CLKOUT3           (),
         .CLKOUT4           (),
         .CLKOUT5           (),
         .CLKFBOUT          (CLK00FB),
         .LOCKED            (),
         .RST               ()
    );
   
    BUFG sys_clkout0_bufg_i  
    (
        .O              (CLK00IN),
        .I              (CLK00OUT)
    );
为什么上面的PLL实例化得不到80MHZ的时钟吗?输入时钟是MHZIN（40MHZ），最终输出是CLK00IN。

yadog

RST置一下