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[求助] 关于modelsim仿真问题

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发表于 2015-4-5 23:40:18 | 显示全部楼层 |阅读模式

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reg [7:0] temp;
reg [7:0] temp1;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
  temp1 <= 0;
else
   temp1 <= Bina_img_in;
  if(temp1 > 124)  
   temp <= 255;
  else
    temp <= 0;
end
assign Bina_img_out = temp;
endmodule
[img]file:///C:\Users\sola\AppData\Roaming\Tencent\Users\380514580\QQ\WinTemp\RichOle\QA2ZO[)GPB_QFC4[K3D4SIR.png[/img]
请问一  上面这段代码仿真出来的波形图怎么是这样的  不是时钟上升沿才处理吗?  Bina_img_in应该往后推半个周期才对啊?  而且Bina_img_out应该是同步输出才是 怎么延后了一个半周期呢??求高手告知!!!
QQ截图20150405232242.png
发表于 2015-4-6 19:39:33 | 显示全部楼层
1. Bina_img_in是这个模块的input吧?如果是这样,它应该是你在testbench赋值的,至于它为什么是下降沿变化而不是上升沿,应该问你自己吧。
2. FPGA是并行的,尤其你使用阻塞语句“<=”时,“ temp1 <= Bina_img_in;”和后面一个“if...else...”是并行执行的,因此Bina_img_out输出值必然要delay一个时钟周期。
发表于 2015-4-8 13:39:54 | 显示全部楼层
这个仿真结果是正确的,在时钟上升沿处理数据,那么testbench中输入数据Bina_img_in就要在时钟下降沿加载,这样才能满足建立保持时间,从而避免竞争冒险。至于为什么要延时一个时钟周期,还是好好看看阻塞赋值和非阻塞赋值的区别吧。
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