FPGA的PCIe转慢速设备，该怎么设计，求大神帮助！

glace12123 · 发表于 2015-1-20 00:10:32

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FPGA之前没用PCIe做过慢速设备，都是直接访问寄存器或者RAM，后面都是速度比较快的东西，PCIe的效率也算是没有浪费。现在有一个项目，需要用到一些慢速芯片，比如读时序，需要等待100多ns的周期，才能从芯片里得到有效数据，PCIe用的xilinx的core，就是说，如果PCIe发起一个MEM RD，我后面的逻辑收到该请求，要去产生慢速芯片的读时序，然后等待100ns左右，从芯片获取有效数据，然后再把该数据通过CPLD包回给PCIe，完成一次读取，在这个CPLD没有发出去之前，我要产生一个反压信号去给PCIe，堵住正在来的TLP包。这个已经协商好了，时序转换是我的事，慢速芯片的软件驱动是上位机的事，我知道这么设计，有些问题，不知道各位大神有什么好的建议？！谢谢！

ysdx · 发表于 2015-1-25 10:55:55

如果是a家的就好办。
在AVALON上增加一个缓冲桥模块IP就搞定。X家的不清楚。

glace12123 · 发表于 2015-1-26 00:27:59

回复 2# ysdx

没怎么用过A，但请问这样做的原理是什么？求指教，如果我了解了原理，可以自己去设计这些缓存性的东西

[求助] FPGA的PCIe转慢速设备，该怎么设计，求大神帮助！

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