PLL输出参考杂散水平的评估

何平 · 发表于 2015-1-6 00:17:42

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我做的电荷泵锁相环，要求参考杂散小于-50dBc，我看到论坛一些人说输出参考杂散水平只能通过流片后测试输出频谱才可以看出来其值是多少？那请问仿真能够大致评估其输出杂散水平的大小吗？？也就是对PLL输出的波形进行FFT来算出其值，这个仿真的结果有参考价值吗？和真正流片测试出来的结果差别有多大呢？？？求大侠指教，不胜感激！

何平 · 发表于 2015-1-6 15:11:46

岂能就这样石沉大海？来顶一个

daxigua179 · 发表于 2015-1-6 15:54:24

很难说有没有意义如果你的ref spur 是cp 失配导致的你可以试试蒙卡看如何但是绝大多数我做的pll都是vco或者pre scaler被couple 出的
所以你可已仿真因为你的spur绝对不会比这个更好.其他的功夫全在layout上

何平 · 发表于 2015-1-6 17:14:38

回复 3# daxigua179

谢谢您的回复，VCO被couple出的？？是不是VCO电源与衬底的影响耦合出的杂散？还是其他的什么？那这个时候你做的PLL是不是都没有考虑CP引起的杂散呢，因为太小就可以直接忽略了？只考虑VCO与pre scale couple出来的杂散？？？谢谢大侠赐教

daxigua179 · 发表于 2015-1-7 08:28:00

cp导致的杂散是否可以忽略取决于很多方面，包括你的架构，电路，速度。。如果这个本身就很大的话其他的contributor就被盖住了，所以你先得保证你这个部分是“被忽略”的。然后再是看VCO对supply的pushing, 以及版图上面两个domain的隔离，版图上的东西很难说能被仿真出来.....

周嘉璟 · 发表于 2018-12-13 21:36:28

以前我认为电荷泵是导致杂散的主要原因

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