verilog语法新手求解

fangzhutian · 发表于 2014-12-16 12:20:19

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x

想对一个输入信号A进行延时处理，相关代码如下：input A;
reg A_delay1;
reg A_delay2;

always@(posedge clk)
begin
   if(rst)
      A_delay1<=1'b0;

A_delay2<=1'b0;
      else

A_delay1<= A;

A_delay2<=A_delay1;

end
编译时为何总提示syntax error near "else"

kuolifeng · 发表于 2014-12-16 12:41:28

input A;
reg A_delay1;
reg A_delay2;

always@(posedge clk)
begin
      if(rst) begin
         A_delay1<=1'b0;
         A_delay2<=1'b0;

      else
A_delay1<= A;
A_delay2<=A_delay1;

end

kuolifeng · 发表于 2014-12-16 12:43:13

要用 begin end 包住, 重編如下

reg A_delay1;
reg A_delay2;

always@(posedge clk)
begin
      if(rst) begin
         A_delay1<=1'b0;
         A_delay2<=1'b0;
      end
      else begin
         A_delay1<= A;
         A_delay2<=A_delay1;
      end
end

fangzhutian · 发表于 2014-12-16 12:45:07

回复 3# kuolifeng

为什么呢？正常verilog的if else结构中间不是不需要使用begin end的吗？

kuolifeng · 发表于 2014-12-16 12:47:27

單一 statement 可不用 begin end, 多個 statement 就需要

web_miner · 发表于 2014-12-16 13:32:58

确实是新手写的Code 啊，路还很长！

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