verilog 消抖实验，单独的模块能实现消抖，别的模块调用时没法实现

wlmnzf

实现一个消抖模块，并通过调用它来达到按一个按钮就亮一个led灯

代码如下，前面一个是直接在消抖模块中控制led（成功），后一个是在别的模块中调用消抖模块，（失败）

1. module xiaodou(pinIn,clr,clk,h2lSig,l2hSig,cnt,out);
   
2.     input pinIn;
   
3.          input clr;
   
4.          input clk;
   
5.          output reg h2lSig;
   
6.          output reg l2hSig;
   
7.     reg stateNow;//当前状态
   
8.     reg stateNext;//检测后的状态
   
9.     output reg [10:0] cnt;
   
10.          output reg [7:0] out;
    
11. 
    
12.             
    
13.     always @( posedge clk or posedge clr)
    
14.         if ( clr )
    
15.                 begin
    
16.                       stateNow<=0;//与实验要求不同，这里值为零
    
17.                       stateNext<=0;
    
18.                       h2lSig<=0; //松开
    
19.                       l2hSig<=0;//按下
    
20.                     cnt <= 0;
    
21.                  end
    
22.         else
    
23.              begin
    
24.                    if(stateNow==0)
    
25.                            begin
    
26.                        if(pinIn==1)//按下
    
27.                            begin
    
28.                            stateNext<=1;
    
29.                          if(cnt<500) cnt <= cnt+1;
    
30.                             else  
    
31.                                 begin
    
32.     case(out)
    
33. 8'b00000000:out<=8'b10000000;
    
34. 8'b10000000:out<=8'b11000000;
    
35. 8'b11000000:out<=8'b11100000;
    
36. 8'b11100000:out<=8'b11110000;
    
37. 8'b11110000:out<=8'b11111000;
    
38. 8'b11111000:out<=8'b11111100;
    
39. 8'b11111100:out<=8'b11111110;
    
40. 8'b11111110:out<=8'b11111111;
    
41. 8'b11111111:out<=8'b10000000;
    
42. default:out<=8'b00000000;
    
43. endcase
    
44.                           l2hSig<=1;
    
45.                           h2lSig<=0;
    
46.                           stateNow<=1;
    
47.                            cnt<=0;
    
48.                            end
    
49.                       end
    
50.                        else  
    
51.                            begin
    
52.                               stateNext<=0;
    
53.                                cnt<=0;
    
54.                            end
    
55.                       end
    
56.           else //if(stateNow==1)
    
57.                 begin
    
58.               if(pinIn==0)   //松开
    
59.                       begin
    
60.                           stateNext<=0;
    
61.                           if(cnt<500) cnt <= cnt+1;
    
62.                           else
    
63.                              begin
    
64.                                 l2hSig<=0;
    
65.                                 h2lSig<=1;
    
66.                                stateNow<=0;
    
67.                                cnt<=0;
    
68.                            end
    
69.                       end
    
70.                else
    
71.                 begin
    
72.                    cnt<=0;
    
73.                   stateNext<=1;
    
74.                end
    
75.                 end
    
76.    end        
    
77. endmodule
    

复制代码

1. module wlmALL(clr,clk,in,out,h2lSig,l2hSig);
   
2. input in;
   
3. reg cnt;
   
4. output reg [7:0]out=8'b00000000;
   
5. input clr;
   
6. input clk;
   
7. reg [10:0] i;
   
8. //reg [7:0] tmp=8'b00000000;
   
9. reg flag;
   
10. output  h2lSig;
    
11. output  l2hSig;
    
12. 
    
13. xiaodou XD(
    
14.   .pinIn  (in),
    
15.   .clr  (clr),
    
16.   .clk  (clk),
    
17.   .h2lSig(h2lSig),
    
18.   .l2hSig(l2hSig)
    
19. );
    
20. always @(l2hSig)
    
21. if(l2hSig==1)
    
22. begin
    
23. case(out)
    
24. 8'b00000000:out<=8'b10000000;
    
25. 8'b10000000:out<=8'b11000000;
    
26. 8'b11000000:out<=8'b11100000;
    
27. 8'b11100000:out<=8'b11110000;
    
28. 8'b11110000:out<=8'b11111000;
    
29. 8'b11111000:out<=8'b11111100;
    
30. 8'b11111100:out<=8'b11111110;
    
31. 8'b11111110:out<=8'b11111111;
    
32. 8'b11111111:out<=8'b10000000;
    
33. default:out<=8'b00000000;
    
34. endcase
    
35. end
    
36. endmodule
    
37. 
    
38. 
    
39. 
    
40. 
    
41. module xiaodou(pinIn,clr,clk,h2lSig,l2hSig);
    
42.     input pinIn;
    
43.          input clr;
    
44.          input clk;
    
45.          output reg h2lSig;
    
46.          output reg l2hSig;
    
47.     reg stateNow;//当前状态
    
48.     reg stateNext;//检测后的状态
    
49.     reg [20:0] cnt;
    
50. 
    
51.             
    
52.     always @( posedge clk or posedge clr)
    
53.         if ( clr )
    
54.             begin
    
55.                     stateNow<=0;//与实验要求不同，这里值为零
    
56.                     stateNext<=0;
    
57.                     h2lSig<=0; //松开
    
58.                     l2hSig<=0;//按下
    
59.                     cnt <= 0;
    
60.            end
    
61.        else
    
62.            begin
    
63.               if(stateNow==0)
    
64.                 begin
    
65.                   if(pinIn==1)//按下
    
66.                       begin
    
67.                        stateNext<=1;
    
68.                        if(cnt<70000) cnt <= cnt+1;
    
69.                        else  
    
70.                           begin
    
71.                             l2hSig<=1;
    
72.                             h2lSig<=0;
    
73.                             stateNow<=1;
    
74.                             cnt<=0;
    
75.                           end
    
76.                    end
    
77.                   else  
    
78.                     begin
    
79.                        stateNext<=0;
    
80.                        cnt<=0;
    
81.                        end
    
82.                      end
    
83.          else //if(stateNow==1)
    
84.                 begin
    
85.                     if(pinIn==0)   //松开
    
86.                       begin
    
87.                          stateNext<=0;
    
88.                          if(cnt<70000) cnt <= cnt+1;
    
89.                           else
    
90.                               begin
    
91.                                    l2hSig<=0;
    
92.                                   h2lSig<=1;
    
93.                                    stateNow<=0;
    
94.                                    cnt<=0;
    
95.                               end
    
96.                       end
    
97.                     else
    
98.                        begin
    
99.                            cnt<=0;
    
100.                            stateNext<=1;
     
101.                       end
     
102.                 end
     
103.   end        
     
104. endmodule
     
105. 
     

复制代码

wlmnzf

求一点思路