如何用C语言写verilog的testbench的输入激励？

北城以南 · 发表于 2014-12-1 15:50:57

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如题！最近写了一个NoC的路由器（单个功能验证没问题），搭建了一个2D-Mesh架构的16核的系统，就是用一个顶层模块调用16个NoC路由器搭建起来（连线连得眼睛都花了）。接下来要做的是需要分析这个2D-Mesh结构的性能，网络吞吐率，注入速率与平均延迟等等性能。可是写testbench时发现一个问题。就是要写很长很长的一段代码，随着注入速率的变化，每次都得把所有的输入再次修改一遍，这个就蛋疼了。看网友说有种方式可以用C写testbench的激励信号，然后再用testbench读取，有没有前辈和大神指点指点！

A1985 · 发表于 2014-12-1 16:59:29

上验证方法学，性能统计，通常这个还得专门EDA 性能工具来做。这种NOC。。。

diyangguang · 发表于 2014-12-1 19:31:55

通过PLI 接口实现

chenfengrugao · 发表于 2014-12-2 13:24:39

回复 1# 北城以南

从你的文字描述上来说，应该是用C写的个vector的中间文件（可以是txt格式），再由verilog把这个vector读进去、再译码执行。
如果一定要用C语言的话，你也可以用PLI/DPI接口调用C语言来加激励。

不过我觉得verilog/systemverilog完全能做这些事，关键在于怎么把激励分层次，用task调用task的方式，再加上变量的参数化，应该可以满足你的要求了。当然如果用UVM等方法学的思路去做就更好了。

shimuzhou · 发表于 2014-12-5 19:24:14

学习一下。。。。。。。。。。。

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